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问答精选

  • 2017-09-13 10:40:56

    zosai: 时钟多频率输出没怎么懂呀

    答:时钟芯片一般都可以通过设置不同的分频系数或者用多通道锁相环以达到多频率输出

  • 2017-09-13 10:41:21

    zhaocheng2006: 请问:ADISIMCLD与ADISIMDDS设计工具在哪里下载?需要付费吗?

    答:请在ADI 官方网站www.analog.com上下载,免费工具

  • 2017-09-13 10:43:42

    18896586256: 数字PLL的锁相时间一般在什么量级?

    答:这个和前面关于锁相回答一样,主要取决于设计带宽和相位裕度。

  • 2017-09-13 10:21:27

    蓝调生活: 信号采集中,由于电网工频因素,导致测量结果有拍频现象,尤其信号小的时候更明显,严重影响测量结果的稳定度和准确度,AD有什么方案通过PLL可以解决这个问题

    答:ADI近几年的时钟芯片内部都集成了高PSRR的LDO来尽可能的减小拍频问题。

  • 2017-09-13 10:47:07

    1102214148liuqi: 请问用FPGA内部PLL作为AD芯片的时钟源可以吗,会不会效果不理想

    答:一般FPGA的内部PLL的相噪性能比较差,给AD(您应该指converter吧)做参考前一般会再加一级外部PLL去抖。

  • 2017-09-13 10:23:14

    18896586256: 请问在做下变频时如何减少交调干扰的影响

    答:使用高性能的混频器、相位噪声非常好的时钟芯片、以及良好的滤波器设计,可以减少交调干扰的影响

  • 2017-09-13 10:48:27

    屌丝逆袭MIT: 请问参考源经过ADCLK系列时钟驱动芯片后相噪会得到优化还是恶化

    答:ADCLK系列芯片是时钟驱动器,肯定会引入附加抖动,简单的计算方式是输入的抖动和ADCLK的附加抖动做平方和然后开根号,ADCLK系列的附加抖动的典型值一般<100fs,所以对最后的抖动劣化很小。

  • 2017-09-13 10:37:37

    屌丝逆袭MIT: DDS的参考时钟的有谐波,谐波功率差多少可以忽略,还是需要用滤波器把谐波滤掉,谢谢

    答:如果参考时钟是方波信号,必然包含多次谐波,无须用滤波器把谐波滤掉

  • 2017-09-13 10:48:27

    fengwkk: 数字PLL的锁相时间一般在什么量级?

    答:参考前面的回答,根据带宽和相位裕度差别比较大,比如说锁1PPS,带宽在几十mHz级别,那么锁定时间可以到几个小时或者十几个小时。这种应用就会引入新的锁定技术,比如最新的AD9545就有快锁功能,可以将锁定时间减小到几十秒。如果锁几十MHz级别的参考信号,带宽可以设的比较大,比如几Hz到几十Hz,那么就如前面有朋友提到的,锁定时间可以到us~ms级别

  • 2017-09-13 10:38:56

    屌丝逆袭MIT: DDS的参考时钟对输出相噪和参考时钟的关系大不大呀?相对于PLL来说参考时钟影响很大。

    答:DDS的输出相位噪声主要取决于内部DAC以及后级电路的性能,与参考时钟关系不大

  • 2017-09-13 10:49:57

    Lcai: 怎么更好理解保持时间和建立时间

    答:这个主要是考虑时钟能正确采样数据的时刻,数据稳定有效是一个时间窗口,时钟又有抖动,所以最好能够设计成时钟踩在有效数据时间的中间位置。

  • 2017-09-13 10:50:12

    zhyouer: 时钟型号常用频率有哪些?

    答:常用频率主要取决于不同的应用,不同应用的协议决定了工作频率,比如说1pps,8K, 2M,19.44M, 30.72M, 38.88M,61.44M,66.67M,100M,125M,122.88M,155.52M,156.25M 等

  • 2017-09-13 10:41:42

    ezcui: 防抖动有无高保障?

    答:ADI时钟芯片通过很多先进的工艺以及电路设计做到非常低的抖动

  • 2017-09-13 10:55:33

    zhang980823: 为什么不把所有的集成锁相环都在内部配置好环路滤波器呢

    答:比如说大电容由于设计面积太大,考虑到成本,无法集成到内部

  • 2017-09-13 11:06:09

    zhang980823: DDS的参考时钟直接采用有源晶振单端输入 而不用差分输入 会有什么影响吗

    答:没什么影响,只要芯片支持而且你的单端信号相噪足够好。

  • 2017-09-13 10:42:48

    zhang980823: 采用DDS作为频率合成前级 PLL实现后级倍频 是否需要考虑级连配合 输出杂散相位抖动也会耦合到锁相环放大 会影响输出质量吗

    答:后级PLL的输出相位噪声会受到前级DDS输出信号的质量的影响

  • 2017-09-13 10:54:27

    Lcai: 上电瞬间和稳定测试的保持时间和建立时间应该以哪个为准

    答:以实际数据采样的时间为准,如果上电瞬间还没有发生数据采用,那么此时的建立保持时间没有意义

  • 2017-09-13 10:44:13

    屌丝逆袭MIT: DDS的参考时钟例如相噪做到了-90,那DDS的相噪是优于-90还是差于-90

    答:DDS的输出相位噪声与输入的参考时钟关系不是很大

  • 2017-09-13 10:47:22

    zhyouer: 时钟型号频率信号是否是恒定的?

    答:时钟芯片的输出频率一直跟踪锁定在参考信号上,只要参考信号是稳定的,那么输出也是稳定的,但如果发生参考瞬态跳变,参考切换,参考丢失等情况,这种情况下,有稳定本地系统时钟源的DPLL可以有效的解决这个问题,保证输出继续稳定输出。

  • 2017-09-13 10:45:19

    1102214148liuqi: 请问:我需要60~70MHz的载波,您可以为我推荐一款合适的AD芯片吗。目前选定的是AD9850

    答:AD9850最高频率125M, 可以用于你的方案

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