问答精选

  • 2017-09-13 10:05:42

    小康_683: 什么是数字pll

    答:数字PLL是指锁相环的某些功能模块用数字的方式来实现,已达到某些用APLL无法实现的功能

  • 2017-09-13 10:09:19

    xuxia: 鉴相鉴频器 还是 鉴频鉴相器?

    答:这个叫法不同,一般就叫鉴相器就可以

  • 2017-09-13 10:10:49

    abc9981: 使用锁相环提高频率是否有个最高的值?

    答:是的,受限于VCO的最高频率和输出电路的可以保证性能的工作频率范围

  • 2017-09-13 10:08:22

    zhang980823: 对于集成锁相环 很多片外环路滤波器需要自己仿真设计 设计过程中有哪些关键点或者需要注意的呢?

    答:设计片外环路滤波器主要是需要考虑带宽和相位裕量

  • 2017-09-13 10:12:09

    threadme: pll的锁定时间怎么测试?

    答:时钟芯片都会有Calibration Start 和 Lock Detect 信号,测量这两个信号的时间差,就是锁定时间

  • 2017-09-13 10:12:23

    tgxzer: 现在的PLL能做到什么样的精度啊?

    答:不知道你所指的精度是什么,一般我们关注输出的性能包括jitter,spur,switchover的transient性能,holdover能力,输出信号的频率,幅度等。

  • 2017-09-13 10:13:12

    yangweiping: 如何来补偿温度带来的时钟误差?

    答:这个问题非常好,一般以前的产品基本没有补偿,但现在ADI的时钟芯片开始考虑这个问题,比如最新发布的AD9545就有非常强的温补能力,基本的思想是用多项式拟合的方式来做实时温度补偿,包括频率和相位的补偿

  • 2017-09-13 10:13:49

    linwaysing: 内部RC振荡器的时钟是不是误差比较大?误差范围大概是多少?

    答:这个和具体芯片的工艺相关,具体数值很难给出,一般测试来比较

  • 2017-09-13 10:12:14

    wzsmzl: 如何提高频率合成器输出信号的质量?

    答:输出信号的性能包括相位噪声,抖动,上升下降时间,占空比登。上升下降时间,占空比等一些指标是需要时钟芯片的设计来保证的;相位噪声可以通过提高鉴相频率,改善电源质量,合理设置环路带宽等方式来提高

  • 2017-09-13 10:14:47

    dzq123456: 分频器的误差多大

    答:分频器没有误差

  • 2017-09-13 10:15:00

    gavin3389: 能否分享,STM32的时钟处理过程。重点讲解一下系统上电启动,和程序下载软启动的差异。 PS:实际在设计过程中,遇到一个问题,较为纠结。F407作为主控芯片,能够正常跑程序,各功能模块正常。不断电的情况下,使用J-LINK下载程序后,可以正常启动并更新程序。但断电再加电的形式启动,程序不能正产运行,延长断电时间大于2min再加电,程序可以正常运行。同批次印制板加工10块,相同程序,9块正常,1块出现上述问题。出现问题的印制板,如果跑简单的程序,例如“流水灯”也无上述现象。

    答:断电再上电有问题感觉像是芯片没有有效复位的故障,一般我们在加载程序前都会有有效硬复位,这样可以保证芯片的再次重新加载。

  • 2017-09-13 10:15:55

    wzsmzl: ADI的PLL支持多大的频率范围?

    答:不同的芯片根据目标应用的不同设计覆盖不同的范围,一般作为参考时钟的应用小于1G,比如作为本振应用时就可达几个G~十几个G等

  • 2017-09-13 10:14:16

    kerb: 请问怎么减小时钟信号的抖动? 设计实现阶段需要注意哪些? 时钟抖动除了和时钟芯片有关外, 是否可以用外围电路优化性能? 同样成本,这几种方案(锁相环(PLL)、模拟PLL、数字PLL和直接数字频率)产生的时钟信号的抖动性能怎么样? 各有什么特点? 谢谢!

    答:抖动可以通过使用低抖动的参考信号,提高鉴相频率,改善电源质量,良好接地,合理设置环路带宽,避免串扰等方式来减小。您说的这几种方案成本肯定是不一样的,应用场景也不一样,没法做直接的比较,谢谢

  • 2017-09-13 10:14:24

    wzsmzl: 高精度频率合成器的主要挑战?

    答:每一款时钟芯片的设计都会面临如何将相位噪声做到最好的挑战。

  • 2017-09-13 10:15:43

    wujianjun12: 能详细讲解一下HCLK、PCLK的 ��吗

    答:HCLK 是提供给用于 ARM920T,存储器控制器,中断控制器,LCD 控制器,DMA 和 USB 主机模块的 AHB总线的时钟。 PCLK 是提供给用于外设如WDT,IIS,I2C,PWM 定时器,MMC/SD 接口,ADC,UART,GPIO,RTC 和SPI的 APB 总线的时钟。

  • 2017-09-13 10:38:18

    zhang980823: 为什么DDS制造成本高于集成pll那么多

    答:成本主要取决于工艺和研发成本,DDS的研发成本比较高

  • 2017-09-13 10:16:27

    Michael_Beechan: STM32高速外部时钟4-16MHz,高速内部时钟8MHz还不稳定,为何直接不能用高速外部代替了呢

    答:如果STM32支持外时钟输入,而且这个外时钟性能足够好,可以代替

  • 2017-09-13 10:29:12

    wzsmzl: ADI的锁相环的锁相时间可以达到什么水平?

    答:锁相时间取决于参考频率,环路带宽和相位裕度,ADI的锁相环设计一直是业内领先水平

  • 2017-09-13 10:31:20

    zhaocheng2006: PLL 与DDS能设计用在在0.1-10HZ频率范围内吗?

    答:ADI的最新时钟AD9545的一个很重要的目标应用就是1PPS的锁定去抖等。

  • 2017-09-13 10:37:09

    dzq123456: 压控的layout过程是不是要求更严格了,对于电压纹波有更高的要求

    答:是的,一般推荐低噪声LDO供电

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